项目周期:6-12个月(表现好的话公司可以吸纳为正式员工),薪资不打折,正常缴纳五险一金
1、熟练使用Verilog/VHDL编程语言,具有在Altera、Xilinx或LatTIce中的至少一种FPGA上开发的经验;
2、能熟练应用Quartus/Vivado/ModelSim等开发工具;
3、熟悉FPGA芯片架构,熟悉RGMII、EBI、EMIF、PCIE等接口;
4、能独立完成FPGA编码、仿真,熟悉时序约束、时序分析及时序优化;
5、熟悉现场总线、以太网、计算网络等,具有良好的数字电路基础;
6、具备一定的算法设计能力,可进行双目相机空间坐标换算、图像处理等;
7、有较强的学习能力与解决问题的能力,具有良好的沟通意识