400-885-9898
职位描述
Verilog HDL高速接口
岗位职责：
1、高速数据处理及简单的算法实现；
2、 负责高速测量设备FPGA资源评估、架构设计及算法实现；
3、负责FPGA的程序设计，仿真、调试和验证，分析并解决研发过程中的问题；
4、 协助测试人员制定测试计划，定位发现问题；
5、完成方案文档、项目文档、质量记录及其他相关文档。
任资要求：
1、本科及以上学历（硕士研究生优先），至少有3-5年以上的相关工作经验。
2、具有高速数据处理及算法实现经验，熟悉高速传输接口（如Serdes接口、高速以太接口、DDR等）及低速接口（SPI/UART）时序及设计。
3、熟悉FPGA架构，至少掌握一款主流FPGA器件系统架构，设计思路，开发方式及调试方法，具备上板调试能力，能够分析并解决调试过程中遇到的问题。
4、熟悉FPGA时序约束、时序分析、时序优化方法。
工作地点
电子科技大学科技园B2-2
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职位发布者
苟女士/人力资源主管
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